¡Mi gente, la tecnología no para! El laboratorio IMEC, esa gente dura de Bélgica que siempre está en la punta del mambo de los semiconductores, ha soltado una noticia que es un verdadero palo: ya tenemos fecha definitiva para la producción de los chips de 0,3nm, y aunque se nos va para el 2038, la buena es que ya sabemos cómo es que vamos a llegar ahí. De verdad que el ‘tigueraje’ de la innovación siempre encuentra la vuelta, alargando la vida útil del silicio cuando pensábamos que ya no daba para más.
La cosa es que hasta ahora, el avance de los chips se medía achicando los transistores de forma horizontal, lo que ellos llaman el ‘contact poly pitch’. Pero según IMEC, esa vaina ya está llegando a su límite con la generación A10, prevista para 2030 o 2031. ¿Y qué significa eso? Que para seguir apretando la densidad de los componentes, no basta con hacerlos más chiquitos de lao’ a lao’; ahora el truco es apilarlos. ¡Así mismo como lo oyen! Este cambio de estrategia tiene su nombre propio: los transistores CFET (Complementary FET).
Esta idea de los CFET no es nueva, pero hasta ahora era como una promesa lejana, como cuando uno dice ‘mañana empiezo la dieta’. Sin embargo, IMEC no solo le ha puesto fecha, sino que ha detallado todo el coro de cómo va a funcionar. Esto es un cambio radical en la Ley de Moore, que por décadas fue el norte de la industria. Ahora, las ganancias de densidad ya no dependerán tanto de lo pequeños que sean los transistores individuales, sino de la altura de la celda y de cuántas capas se puedan montar verticalmente. Es como si el espacio horizontal se agotara y nos estuviéramos inventando un segundo piso para seguir creciendo.
Los transistores GAA (Gate-All-Around), que son los que están en boga y que vimos en la generación de 2 nm, han hecho su buen trabajo y aún les queda un chincito de vida, hasta la generación A10. Pero su talón de Aquiles es geométrico: colocan los materiales de tipo ‘n’ y ‘p’ uno al lado del otro, y eso tiene un límite físico bien claro. Después de ese punto, intentar reducir más la distancia entre ellos comprometería el rendimiento, y nadie quiere una vaina lenta, ¿verdad? Por eso, los CFET vienen a resolver ese dilema apilando estos materiales, uno encima del otro, de forma vertical.
IMEC detalla que los CFET llegarán primero en una versión secuencial para la generación A7, allá por el 2033. Y más adelante, ya con el objetivo de llegar a los 0,3nm en 2038, veremos las estructuras CFET unidas en la generación A3. Esto no es solo una movida técnica; es una jugada estratégica que garantiza que nuestros dispositivos sigan siendo cada vez más potentes y eficientes, manteniendo el ritmo de la innovación y extendiendo la vida útil del silicio. ¡La verdad es que estos avances son ‘jevisimos’!
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Ingeniero de Sistemas especializado en Inteligencia Artificial y Automatización de Procesos. Con una trayectoria enfocada en la convergencia entre tecnología de vanguardia y comunicación digital, Ramón lidera la implementación de modelos generativos aplicados al periodismo dominicano. Su trabajo garantiza que la información que llega a la diáspora no solo mantenga nuestra identidad “del patio”, sino que cumpla con los más altos estándares de veracidad y optimización técnica de la web moderna (2026).
